APM32F072C8T6 型号齐全

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目前的高速ADC主要采用了以下两种结构形式。一种是全并行结构，也叫Flash结构。这种结构的ADC至少有2"-1个比较器，例如，一个八位ADC就至少有255个比较器。当ADC分辨率增加时，不仅电路体积庞大，而且功耗猛增，也易出现“火花码’，，因而一般用于分辨率较低的ADC，如六位、八位ADC.另一 种 结 构形式称为分区式结构或折叠式结构，如两步法、多步法。其电路结构主要包含了S/H(或T/H)放大器、Flash A/D转换器、时标电路及数字误差校正电路等。分区式结构ADC克服了纯Flash结构ADC随着分辨率增加，电路体积庞大、功耗猛增的缺点但又带来另一个问题，即差分放大器和其中与*二次转换处理输入电压有关的电路引入的误差，这些误差将**过转换器允许的误差，因此必须引入数字误差校正。

代码跃迁噪声（折合到输入端噪声）及其对ADC传递函数的影响
由于电阻噪声和“kT/C”噪声，所有ADC内部电路都会产生一定量的均方根（RMS）噪声。即使是直流输入信号，此噪声也存在，它是代码跃迁噪声存在的原因。如今通常把代码跃迁噪声称为“折合到输入端噪声”，而不是直接使用“代码跃迁噪声”这一说法。折合到输入端噪声通常用ADC输入为直流值时的若干输出样本的直方图来表征。大多数高速或高分辨率ADC的输出为一系列以直流输入标称值为中心的代码。为了测量其值，ADC的输入端接地或连接到一个深度去耦的电压源，然后采集大量输出样本并将其表示为直方图（有时也称为“接地输入”直方图）。由于噪声大致呈高斯分布，因此可以计算直方图的标准差σ­，它对应于有效输入均方根噪声。参考文献1详细说明了如何根据直方图数据计算σ值。该均方根噪声虽然可以表示为以ADC满量程输入范围为基准的均方根电压，但惯例是用LSB rms来表示

采用何种电路结构，若要提高转换速度就要以较低的分辨宰和较大的功耗来作为代价：而要获得较高的分辨率，则要牺牲转换速度和功耗;为了降低功耗，却又得不到较高的速度和分辨率。因此在系统应用中，必须根据实际需要来选择适当电路结构和技术指标的ADC。

外部 CFLT 用于提供充电 CSH 所需的瞬时电流，其必须至少为 20x CSH。一般而言，1nF 较为合适。RFLT 用于阻止驱动运算放大器承受纯电容性负载。这样，RFLT 和 CFLT 构建起一个时间常量为 τ = RFLTCFLT 的 RC 电路。 为了保证所有一切都及时稳定以获得的信号采集，tACQ 必须为 ≥ k τ，其中k = ln(2(N+1))。K 为一个 N 位转换器稳定至 0.5LSB 要求的时间常量值。由此，您可以确定大值 τ，以及 RFLT 的值。
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